最近圍繞“韜定律”的討論，又把市場注意力拉回到一個老問題，如果先進製程在光刻、裝置、成本、良率上都越來越難，半導體是不是只能靠 3D 堆疊、混合鍵合、chiplet 和系統工程繼續往前走？ 這個問題當然重要，但如果只盯著封裝和堆疊，容易忽略另一個更底層的問題那就是電晶體本身再過十來年走將到傳統矽通道的極限。 華為韜定律裡被反覆提到的logic folding，和 IMEC 所說的 CMOS 2.0 有相似的方向—把原本攤在一個平面 SoC 裡的邏輯、儲存、電源、I/O 或不同類型邏輯層，在垂直方向重新分層、折疊、連接。 它不是傳統意義上兩個完整晶片簡單疊在一起，而是把晶片系統從“平面鋪開”推向“立體重構”。